实例介绍
【实例简介】利用CPU控制FPGA读取脉冲计数器.v
一个频率计，只不过FPGA除了脉冲采集进行计数外，还要响应CPU的读控制。统计输入脉冲的个数，CPU可以随时读取当前的统计值，允许CPU读取的数值有适度的滞后。
脉冲持续为高电平的时间范围随机，但最小持续时间不低于12ns。因此，FPGA统计计数时钟采用125Mhz。CPU接口处理时钟cpu_clk为50Mhz时钟。各自的信号时序图如下：
FPGA的接口信号定义：（与CPU的）
【实例截图】
|
cpu_clk |
I |
1 |
cpu_clk为50Mhz。 |
|
CS |
I |
1 |
CPU接口芯片使能信号，0使能，1不使能。当读操作时，Ack变为有效前应保持0不变。 |
|
RD |
I |
1 |
CPU接口读指示信号，0表示读。Ack变为有效前应保持不变。 |
|
ACK |
O |
1 |
CPU接口访问承认信号，1表示数据已经准备好 |
|
ADDR |
I |
16 |
CPU接口地址信号。Ack变为有效前应保持不变。 |
|
DATA |
O |
32 |
CPU接口读数据信号。对读操作， Ack变为有效才表示读数据有效。 |
【核心代码】
.
└── 利用CPU控制FPGA读取脉冲计数器.v
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