实例介绍
【实例截图】
【核心代码】
always @(posedge iclk or posedge rst)
begin
if(rst) wp_bin <= 10'h0;
else wp_bin <= wp_bin_next;
end
always @(wp_bin or wren or full)
begin
if(wren&&!full)
wp_bin_next = wp_bin 1'b1;
else wp_bin_next = wp_bin;
end
assign wp_gray_next = wp_bin_next^{wp_bin_next>>1};
always @(posedge iclk or posedge rst)
begin
if(rst) wp_gray <= 10'h0;
else wp_gray <= wp_gray_next;
end
always @(posedge oclk or posedge rst)
begin
if(rst) rp_bin <= 10'h0;
else rp_bin <= rp_bin_next;
end
always @(rp_bin or rden or empty)
begin
if(rden&&!empty)
rp_bin_next = rp_bin 1'b1;
else rp_bin_next = rp_bin;
end
assign rp_gray_next = rp_bin_next^{rp_bin_next>>1};
always @(posedge oclk or posedge rst)
begin
if(rst) rp_gray <= 10'h0;
else rp_gray <= rp_gray_next;
end
always @(posedge iclk)
begin
if(wren&&!full) rams[wp_gray] <= din;
end
always @(posedge oclk)
begin
if(rden&&!empty) dout <= rams[rp_gray];
end
always @(posedge iclk or posedge rst)
begin
if(rst) full <= 1'b0;
else
if(wp_gray_next==rp_gray&&wren) full <= 1'b1;
else full <= 1'b0;
end
always @(posedge oclk or posedge rst)
begin
if(rst) empty <= 1'b1;
else
if(rp_gray_next==wp_gray&&rden) empty <= 1'b1;
else empty <= 1'b0;
end
endmodule
.
├── asynfifo
│ ├── asynfifo.cr.mti
│ ├── asynfifo.mpf
│ ├── asynfifo.v
│ ├── asynfifo.v.bak
│ ├── des.bak
│ ├── tb_asynfifo.v
│ ├── tb_asynfifo.v.bak
│ ├── vsim.wlf
│ └── work
│ ├── _info
│ ├── asynfifo
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ └── tb_asynfifo
│ ├── _primary.dat
│ ├── _primary.vhd
│ └── verilog.asm
└── 好例子网_asynfifo.rar
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