实例介绍
【实例截图】
【核心代码】
09_1_ddr3_test
└── ddr3_test
├── ddr3.ucf
├── ddr3_test.cache
│ ├── compile_simlib
│ │ ├── activehdl
│ │ ├── ies
│ │ ├── modelsim
│ │ ├── questa
│ │ ├── riviera
│ │ ├── vcs
│ │ └── xcelium
│ ├── ip
│ │ └── 2017.4
│ └── wt
│ ├── gui_handlers.wdf
│ ├── gui_resources.wdf
│ ├── java_command_handlers.wdf
│ ├── project.wpc
│ ├── synthesis.wdf
│ ├── synthesis_details.wdf
│ └── webtalk_pa.xml
├── ddr3_test.hw
│ ├── backup
│ │ └── hw_ila_data_1.ila
│ ├── ddr3_test.lpr
│ ├── hw_1
│ │ ├── hw.xml
│ │ ├── layout
│ │ │ └── hw_ila_1.layout
│ │ └── wave
│ │ └── hw_ila_data_1
│ │ ├── hw_ila_data_1.wcfg
│ │ └── hw_ila_data_1.wdb
│ └── webtalk
│ ├── labtool_webtalk.log
│ ├── labtool_webtalk.tcl
│ ├── usage_statistics_ext_labtool.html
│ ├── usage_statistics_ext_labtool.wdm
│ └── usage_statistics_ext_labtool.xml
├── ddr3_test.ip_user_files
│ ├── README.txt
│ ├── ip
│ │ ├── ddr3
│ │ │ ├── ddr3.veo
│ │ │ ├── ddr3_stub.v
│ │ │ └── ddr3_stub.vhdl
│ │ └── ila_0
│ │ ├── ila_0.veo
│ │ ├── ila_0_stub.v
│ │ └── ila_0_stub.vhdl
│ ├── mem_init_files
│ │ ├── mig_a.prj
│ │ └── mig_b.prj
│ └── sim_scripts
│ ├── ddr3
│ │ ├── README.txt
│ │ ├── activehdl
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── ddr3.sh
│ │ │ ├── ddr3.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── mig_b.prj
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── ies
│ │ │ ├── README.txt
│ │ │ ├── ddr3.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── mig_b.prj
│ │ │ └── run.f
│ │ ├── modelsim
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── ddr3.sh
│ │ │ ├── ddr3.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── mig_b.prj
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── questa
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── ddr3.sh
│ │ │ ├── ddr3.udo
│ │ │ ├── elaborate.do
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── mig_b.prj
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── riviera
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── ddr3.sh
│ │ │ ├── ddr3.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── mig_b.prj
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── vcs
│ │ │ ├── README.txt
│ │ │ ├── ddr3.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── mig_b.prj
│ │ │ └── simulate.do
│ │ └── xsim
│ │ ├── README.txt
│ │ ├── cmd.tcl
│ │ ├── ddr3.sh
│ │ ├── elab.opt
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_b.prj
│ │ ├── vlog.prj
│ │ └── xsim.ini
│ └── ddr3_1
│ ├── README.txt
│ ├── activehdl
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── ddr3.sh
│ │ ├── ddr3.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── ies
│ │ ├── README.txt
│ │ ├── ddr3.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ └── run.f
│ ├── modelsim
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── ddr3.sh
│ │ ├── ddr3.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── questa
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── ddr3.sh
│ │ ├── ddr3.udo
│ │ ├── elaborate.do
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── riviera
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── ddr3.sh
│ │ ├── ddr3.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── vcs
│ │ ├── README.txt
│ │ ├── ddr3.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ └── simulate.do
│ └── xsim
│ ├── README.txt
│ ├── cmd.tcl
│ ├── ddr3.sh
│ ├── elab.opt
│ ├── file_info.txt
│ ├── glbl.v
│ ├── mig_a.prj
│ ├── vlog.prj
│ └── xsim.ini
├── ddr3_test.runs
│ ├── clk_wiz_0_synth_1
│ ├── ddr3_synth_1
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── ddr3.dcp
│ │ ├── ddr3.tcl
│ │ ├── ddr3.vds
│ │ ├── ddr3_utilization_synth.pb
│ │ ├── ddr3_utilization_synth.rpt
│ │ ├── fsm_encoding.os
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── project.wdf
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.log
│ │ ├── runme.sh
│ │ ├── vivado.jou
│ │ └── vivado.pb
│ ├── ila_0_synth_1
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── dont_touch.xdc
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── ila_0.dcp
│ │ ├── ila_0.tcl
│ │ ├── ila_0.vds
│ │ ├── ila_0_utilization_synth.pb
│ │ ├── ila_0_utilization_synth.rpt
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.log
│ │ ├── runme.sh
│ │ ├── vivado.jou
│ │ └── vivado.pb
│ ├── impl_1
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── init_design.pb
│ │ ├── opt_design.pb
│ │ ├── project.wdf
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.log
│ │ ├── runme.sh
│ │ ├── top.tcl
│ │ ├── top.vdi
│ │ ├── vivado.jou
│ │ └── vivado.pb
│ └── synth_1
│ ├── ISEWrap.js
│ ├── ISEWrap.sh
│ ├── gen_run.xml
│ ├── htr.txt
│ ├── rundef.js
│ ├── runme.bat
│ ├── runme.log
│ ├── runme.sh
│ ├── top.dcp
│ ├── top.tcl
│ ├── top.vds
│ ├── top_utilization_synth.pb
│ ├── top_utilization_synth.rpt
│ ├── vivado.jou
│ └── vivado.pb
├── ddr3_test.sim
├── ddr3_test.srcs
│ ├── constrs_1
│ │ └── new
│ │ └── top.xdc
│ └── sources_1
│ ├── ddr3_test.xdc
│ ├── ip
│ │ ├── clk_wiz_0
│ │ │ ├── clk_wiz_0.dcp
│ │ │ ├── clk_wiz_0.v
│ │ │ ├── clk_wiz_0.veo
│ │ │ ├── clk_wiz_0.xci
│ │ │ ├── clk_wiz_0.xdc
│ │ │ ├── clk_wiz_0.xml
│ │ │ ├── clk_wiz_0_board.xdc
│ │ │ ├── clk_wiz_0_clk_wiz.v
│ │ │ ├── clk_wiz_0_ooc.xdc
│ │ │ ├── clk_wiz_0_sim_netlist.v
│ │ │ ├── clk_wiz_0_sim_netlist.vhdl
│ │ │ ├── clk_wiz_0_stub.v
│ │ │ ├── clk_wiz_0_stub.vhdl
│ │ │ ├── doc
│ │ │ │ └── clk_wiz_v5_4_changelog.txt
│ │ │ ├── mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ ├── mmcm_pll_drp_func_7s_pll.vh
│ │ │ ├── mmcm_pll_drp_func_us_mmcm.vh
│ │ │ ├── mmcm_pll_drp_func_us_pll.vh
│ │ │ ├── mmcm_pll_drp_func_us_plus_mmcm.vh
│ │ │ └── mmcm_pll_drp_func_us_plus_pll.vh
│ │ ├── ddr3
│ │ │ ├── _tmp
│ │ │ ├── ddr3
│ │ │ │ ├── datasheet.txt
│ │ │ │ ├── docs
│ │ │ │ │ └── phy_only_support_readme.txt
│ │ │ │ ├── example_design
│ │ │ │ │ ├── log.txt
│ │ │ │ │ ├── par
│ │ │ │ │ │ └── readme.txt
│ │ │ │ │ └── synth
│ │ │ │ ├── mig.prj
│ │ │ │ └── user_design
│ │ │ │ ├── constraints
│ │ │ │ │ ├── ddr3.xdc
│ │ │ │ │ └── ddr3_ooc.xdc
│ │ │ │ ├── log.txt
│ │ │ │ └── rtl
│ │ │ │ ├── clocking
│ │ │ │ │ ├── mig_7series_v4_0_clk_ibuf.v
│ │ │ │ │ ├── mig_7series_v4_0_infrastructure.v
│ │ │ │ │ ├── mig_7series_v4_0_iodelay_ctrl.v
│ │ │ │ │ └── mig_7series_v4_0_tempmon.v
│ │ │ │ ├── controller
│ │ │ │ │ ├── mig_7series_v4_0_arb_mux.v
│ │ │ │ │ ├── mig_7series_v4_0_arb_row_col.v
│ │ │ │ │ ├── mig_7series_v4_0_arb_select.v
│ │ │ │ │ ├── mig_7series_v4_0_bank_cntrl.v
│ │ │ │ │ ├── mig_7series_v4_0_bank_common.v
│ │ │ │ │ ├── mig_7series_v4_0_bank_compare.v
│ │ │ │ │ ├── mig_7series_v4_0_bank_mach.v
│ │ │ │ │ ├── mig_7series_v4_0_bank_queue.v
│ │ │ │ │ ├── mig_7series_v4_0_bank_state.v
│ │ │ │ │ ├── mig_7series_v4_0_col_mach.v
│ │ │ │ │ ├── mig_7series_v4_0_mc.v
│ │ │ │ │ ├── mig_7series_v4_0_rank_cntrl.v
│ │ │ │ │ ├── mig_7series_v4_0_rank_common.v
│ │ │ │ │ ├── mig_7series_v4_0_rank_mach.v
│ │ │ │ │ └── mig_7series_v4_0_round_robin_arb.v
│ │ │ │ ├── ddr3.v
│ │ │ │ ├── ddr3_mig.v
│ │ │ │ ├── ddr3_mig_sim.v
│ │ │ │ ├── ecc
│ │ │ │ │ ├── mig_7series_v4_0_ecc_buf.v
│ │ │ │ │ ├── mig_7series_v4_0_ecc_dec_fix.v
│ │ │ │ │ ├── mig_7series_v4_0_ecc_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_ecc_merge_enc.v
│ │ │ │ │ └── mig_7series_v4_0_fi_xor.v
│ │ │ │ ├── ip_top
│ │ │ │ │ ├── mig_7series_v4_0_mem_intfc.v
│ │ │ │ │ └── mig_7series_v4_0_memc_ui_top_std.v
│ │ │ │ ├── phy
│ │ │ │ │ ├── mig_7series_v4_0_ddr_byte_group_io.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_byte_lane.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_calib_top.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_if_post_fifo.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_mc_phy.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_mc_phy_wrapper.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_of_pre_fifo.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_4lanes.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_init.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_data.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_edge.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_lim.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_mux.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_samp.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_rdlvl.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_tempmon.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_top.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrcal.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl_off_delay.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_ddr_skip_calib_tap.v
│ │ │ │ │ ├── mig_7series_v4_0_poc_cc.v
│ │ │ │ │ ├── mig_7series_v4_0_poc_edge_store.v
│ │ │ │ │ ├── mig_7series_v4_0_poc_meta.v
│ │ │ │ │ ├── mig_7series_v4_0_poc_pd.v
│ │ │ │ │ ├── mig_7series_v4_0_poc_tap_base.v
│ │ │ │ │ └── mig_7series_v4_0_poc_top.v
│ │ │ │ └── ui
│ │ │ │ ├── mig_7series_v4_0_ui_cmd.v
│ │ │ │ ├── mig_7series_v4_0_ui_rd_data.v
│ │ │ │ ├── mig_7series_v4_0_ui_top.v
│ │ │ │ └── mig_7series_v4_0_ui_wr_data.v
│ │ │ ├── ddr3.dcp
│ │ │ ├── ddr3.veo
│ │ │ ├── ddr3.xci
│ │ │ ├── ddr3.xml
│ │ │ ├── ddr3_sim_netlist.v
│ │ │ ├── ddr3_sim_netlist.vhdl
│ │ │ ├── ddr3_stub.v
│ │ │ ├── ddr3_stub.vhdl
│ │ │ ├── ddr3_xmdf.tcl
│ │ │ ├── doc
│ │ │ │ └── mig_7series_v4_0_changelog.txt
│ │ │ ├── mig_a.prj
│ │ │ ├── mig_b.prj
│ │ │ ├── tcl.log
│ │ │ ├── xil_txt.in
│ │ │ └── xil_txt.out
│ │ └── ila_0
│ │ ├── hdl
│ │ │ ├── blk_mem_gen_v8_3_vhsyn_rfs.vhd
│ │ │ ├── fifo_generator_v13_1_vhsyn_rfs.vhd
│ │ │ ├── ila_v6_2_syn_rfs.v
│ │ │ ├── ltlib_v1_0_vl_rfs.v
│ │ │ ├── verilog
│ │ │ │ ├── ila_v6_2_5_ila_in.vh
│ │ │ │ ├── ila_v6_2_5_ila_lib_fn.vh
│ │ │ │ ├── ila_v6_2_5_ila_lparam.vh
│ │ │ │ ├── ila_v6_2_5_ila_param.vh
│ │ │ │ ├── ila_v6_2_5_ila_ver.vh
│ │ │ │ ├── ltlib_v1_0_0_lib_fn.vh
│ │ │ │ ├── ltlib_v1_0_0_ver.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs_core.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs_core_ext.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs_core_vec.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs_ext.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs_ports.vh
│ │ │ │ ├── xsdbm_v3_0_0_bs_vec.vh
│ │ │ │ ├── xsdbm_v3_0_0_bsid_ports.vh
│ │ │ │ ├── xsdbm_v3_0_0_bsid_vec_ports.vh
│ │ │ │ ├── xsdbm_v3_0_0_i2x.vh
│ │ │ │ ├── xsdbm_v3_0_0_icn.vh
│ │ │ │ ├── xsdbm_v3_0_0_id_map.vh
│ │ │ │ ├── xsdbm_v3_0_0_id_vec_map.vh
│ │ │ │ ├── xsdbm_v3_0_0_in.vh
│ │ │ │ ├── xsdbm_v3_0_0_sl_prt_map.vh
│ │ │ │ ├── xsdbs_v1_0_2_i2x.vh
│ │ │ │ └── xsdbs_v1_0_2_in.vh
│ │ │ ├── xsdbm_v3_0_vl_rfs.v
│ │ │ └── xsdbs_v1_0_vl_rfs.v
│ │ ├── ila_0.dcp
│ │ ├── ila_0.veo
│ │ ├── ila_0.xci
│ │ ├── ila_0.xml
│ │ ├── ila_0_ooc.xdc
│ │ ├── ila_0_sim_netlist.v
│ │ ├── ila_0_sim_netlist.vhdl
│ │ ├── ila_0_stub.v
│ │ ├── ila_0_stub.vhdl
│ │ ├── ila_v6_2
│ │ │ └── constraints
│ │ │ ├── ila.xdc
│ │ │ └── ila_impl.xdc
│ │ └── synth
│ │ └── ila_0.v
│ └── usr_src
│ ├── mem_burst.v
│ ├── mem_test.v
│ └── top.v
├── ddr3_test.xpr
├── ip_upgrade.log
├── vivado.jou
├── vivado.log
├── vivado_17580.backup.jou
├── vivado_17580.backup.log
├── vivado_22328.backup.jou
├── vivado_22328.backup.log
├── vivado_6672.backup.jou
├── vivado_6672.backup.log
├── vivado_9084.backup.jou
├── vivado_9084.backup.log
├── vivado_9928.backup.jou
└── vivado_9928.backup.log
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